等離子體蝕刻可能是半導(dǎo)體制造中最重要的工藝，也可能是僅次于光刻的所有晶圓廠操作中最復(fù)雜的。幾乎一半的晶圓制造步驟都依賴于等離子體，一種高能電離氣體來完成它們的工作。

盡管晶體管和存儲單元不斷縮小，工程師們?nèi)栽诶^續(xù)提供可靠的蝕刻工藝。

Lam Research負(fù)責(zé)蝕刻產(chǎn)品集團(tuán)營銷的公司副總裁Thomas Bondur表示：“為了可持續(xù)地制造出具有納米級精度和正確結(jié)構(gòu)的芯片，晶圓廠設(shè)備制造商需要突破等離子體物理、材料工程和數(shù)據(jù)科學(xué)的界限，提供所需的設(shè)備解決方案。”。這一點在等離子體蝕刻中最為明顯，等離子體蝕刻與光刻技術(shù)攜手合作，在晶圓上創(chuàng)造出精確、可重復(fù)的特征。

本報告研究了3D NAND、DRAM、納米片F(xiàn)ET和互連中的關(guān)鍵蝕刻步驟，并展望了2D器件和后端處理。該行業(yè)也在追求更可持續(xù)的蝕刻化學(xué)，以減少其晶圓廠的等效二氧化碳排放。

對于許多工具制造商來說，工藝建模在蝕刻工藝開發(fā)中起著關(guān)鍵作用。目標(biāo)是縮短上市時間，同時降低晶圓和掩模成本。

Lam Research高級營銷總監(jiān)Barrett Finch表示：“一些最棘手的步驟的蝕刻工藝優(yōu)化可能需要一年或更長時間才能完成?！?。“我們最近在三周內(nèi)完成了一些過程模擬工作，預(yù)計需要三個月的時間，使用典型的硅基測試和開發(fā)。”

僅就設(shè)備制造商的掩模和晶圓成本而言，這可能高達(dá)數(shù)十萬甚至數(shù)百萬美元。

蝕刻基礎(chǔ)

蝕刻工藝與光刻技術(shù)協(xié)同工作。蝕刻通常在沉積薄膜之前（通過外延、化學(xué)或物理氣相沉積等）。通常，CVD薄膜涂有光刻膠，然后使用光學(xué)光刻（248nm或193nm UV，13.5nm EUV）通過圖案化掩模版（掩模）曝光。抵抗發(fā)展然后揭示模式。在單晶片等離子體蝕刻室中，通常蝕刻化學(xué)物質(zhì)和離子轟擊并去除光致抗蝕劑缺失的CVD膜（在正色調(diào)抗蝕劑中）。蝕刻后，抗蝕劑灰化、濕式化學(xué)清洗和/或濕式蝕刻去除殘留物。

等離子體蝕刻工藝可以大致分為電介質(zhì)、硅或?qū)w蝕刻。二氧化硅和氮化硅等電介質(zhì)最好使用氟化氣體蝕刻，而硅和金屬層與氯化學(xué)反應(yīng)最好?；旧嫌腥N干法蝕刻模式——反應(yīng)離子蝕刻、等離子體蝕刻和濺射蝕刻（離子束）。蝕刻工藝都是關(guān)于化學(xué)反應(yīng)物、等離子體和晶片材料之間的復(fù)雜相互作用。當(dāng)RF偏壓施加到反應(yīng)性氣體時，電子和帶正電的離子轟擊晶片以物理地去除（蝕刻）材料，而化學(xué)物質(zhì)和自由基與暴露的材料反應(yīng)以形成揮發(fā)性副產(chǎn)物。蝕刻可以是各向同性（垂直和水平反應(yīng)相等）、各向異性（僅垂直）或介于兩者之間。

 

圖1：從finFET到GAA的轉(zhuǎn)變驅(qū)動了關(guān)鍵的各向同性選擇性蝕刻要求。資料來源：Lam Research

蝕刻工程師最關(guān)心的指標(biāo)是蝕刻速率、輪廓控制、均勻性（整個晶片）和蝕刻選擇性，因為這些都會影響產(chǎn)量和生產(chǎn)率。蝕刻選擇性只是要蝕刻的材料相對于其底層的去除率，例如硅上的SiO2。在蝕刻期間，不去除過多的光致抗蝕劑也是有利的。但在這種情況下，通常在將圖案轉(zhuǎn)移到下面的膜之前，將其轉(zhuǎn)移到硬掩模（二氧化硅、氮化硅、SiOC、TiN）。

選擇性規(guī)格從2:1到1000:1不等（高度選擇性蝕刻）。隨著每個新節(jié)點的出現(xiàn)，這些規(guī)范變得更加嚴(yán)格。imec的干蝕刻研發(fā)工程師Philippe Bézard說：“隨著高NA EUV在未來四年內(nèi)開始取代常規(guī)EUV，焦點要低得多，所以你不能再暴露厚的光刻膠——我所說的厚是指30納米。”?！暗闳匀恍枰谙旅鎸ο嗤哪ず穸冗M(jìn)行構(gòu)圖。所以現(xiàn)在你要求更高的選擇性，因為我們必須達(dá)到10:1，而不是2:1，這是選擇性的突然提高了4到5倍?！?/p>

從概念驗證（POC）到大批量制造（HVM）

Bézard描述了蝕刻工藝發(fā)展的三個階段：

1、確定需要什么蝕刻劑、氣體、輔助層等來執(zhí)行蝕刻；

2、演示在規(guī)格范圍內(nèi)完全去除薄膜的性能，并在一片晶圓上實現(xiàn)勻 性，       以及

3、確定如何在HVM中以高產(chǎn)量和小漂移的方式在數(shù)千個晶片上重復(fù)該過      程。

通常，熟練的蝕刻和集成工程師處理開發(fā)的前兩個階段。第三階段將再次利用工程專業(yè)知識，但機器學(xué)習(xí)可能會有所幫助。

“機器學(xué)習(xí)和數(shù)據(jù)分析通常只在第三階段有用，”Bézard說?！八浅姶?，因為它可以訪問大量數(shù)據(jù)，并且可以理解一百萬個相互作用的微小而簡單的東西。因此，對于人腦來說，試圖弄清楚這一點非常困難，但對于計算機程序來說，它更容易管理。但在你有了新的應(yīng)用程序、新的材料被蝕刻或新的集成的情況下，它并沒有顯示出比人類有任何改進(jìn)?！?/p>

ML的使用也與制造成本有關(guān)，因為第三階段使用了數(shù)千片晶圓——至少比第一階段和第二階段使用的晶圓大一個數(shù)量級。

Lam Research蝕刻產(chǎn)品組高級總監(jiān)Barrett Finch將新工藝尋路描述為從標(biāo)稱工藝流程和布局中獲得概念驗證，并在晶圓上開發(fā)一個或多個工作裝置。然后將該POC轉(zhuǎn)移到晶圓廠的產(chǎn)品開發(fā)團(tuán)隊，以擴大流程并提高產(chǎn)量。

芬奇表示：“將名義上的概念驗證轉(zhuǎn)化為可行的收益產(chǎn)品所需的工作量往往被低估，這與盈利能力產(chǎn)生了巨大差距。”?！肮に嚧翱诮Ｔ噲D通過將晶圓廠的變化引入研發(fā)尋路的早期階段來縮小這一差距?！彼ㄗh，虛擬DOE和基于蒙特卡洛的多個工藝參數(shù)分析通過模擬預(yù)期的變化來測試POC。

他說：“工藝窗口建?？梢曰卮疬@樣一個問題，‘我必須保持多大的CD或可變性才能達(dá)到最低的設(shè)備性能和產(chǎn)量？’我們在幾天內(nèi)完成了100多萬個虛擬晶圓的虛擬工藝窗口測試，這在現(xiàn)實生活中是不可能實現(xiàn)的。”。

多個參數(shù)影響蝕刻速率、輪廓和選擇性。一個關(guān)鍵是溫度。Lam Research半導(dǎo)體工藝和集成工程高級經(jīng)理Benjamin Vincent表示：“我們的客戶在控制蝕刻速率、選擇性和蝕刻輪廓時，可以看到蝕刻工藝中熱效應(yīng)的影響。所有這些參數(shù)都會影響器件產(chǎn)量和晶圓廠生產(chǎn)率。”。他認(rèn)為，當(dāng)一個工藝步驟有多種可能的配置（工藝空間很大），或者該步驟的下游結(jié)果高度不可預(yù)測時，模擬可能特別有用。

Lam研究公司Esgee Technologies的產(chǎn)品營銷經(jīng)理Alex Guermouche說：“蝕刻過程取決于晶片的表面溫度，這取決于幾種熱通量，包括熱傳導(dǎo)、離子沖擊能、表面反應(yīng)和等離子體輻射熱通量?！??！耙虼?，等離子體模型需要結(jié)合所有這些物理特征，以準(zhǔn)確描述晶片表面的溫度變化。工藝模擬軟件可以對一系列蝕刻屬性進(jìn)行建模，使我們能夠更快地獲得更好的蝕刻結(jié)果，并加快客戶提高產(chǎn)量或優(yōu)化產(chǎn)量的能力?！?/p>

蝕刻工藝的精確定時

對于更緊密的幾何形狀和更薄的膜，需要平衡蝕刻速率和對其他操作參數(shù)的良好控制。

芬奇說：“隨著設(shè)計規(guī)則的縮小，許多蝕刻工藝都轉(zhuǎn)向了非?？焖俚牡入x子體蝕刻工藝步驟，這些步驟需要對所有反應(yīng)輸入進(jìn)行高度精確的控制：功率、壓力、化學(xué)和溫度。”他指出，優(yōu)化等離子體脈沖行為也有一種趨勢，即產(chǎn)生特定的離子與中性比，然后清除副產(chǎn)物?！斑@種情況的高級建模對于進(jìn)一步擴大設(shè)備規(guī)模至關(guān)重要。”

一段時間以來，蝕刻系統(tǒng)的制造商一直在使用建模軟件來加快下一個節(jié)點的開發(fā)或斜坡產(chǎn)量。考慮到這個過程及其所有變量的復(fù)雜性，這并不奇怪。

芬奇說：“在開發(fā)下一個節(jié)點技術(shù)時，根本沒有足夠的時間或足夠的晶圓來執(zhí)行所有可能的工藝實驗。”。“蝕刻設(shè)備設(shè)置組合的數(shù)量可能達(dá)到數(shù)百萬，甚至數(shù)十億，使用所有工藝可能性進(jìn)行強力晶圓開發(fā)根本不可能。”

當(dāng)然，所有好的模型都是在實際芯片上驗證的。芬奇說：“一個準(zhǔn)確的模型應(yīng)該是預(yù)測性的，它應(yīng)該解決用戶想要解決的有針對性的問題。”?！懊看胃鶕?jù)模擬工作推薦工藝或設(shè)計變更時，實際的晶圓廠數(shù)據(jù)都應(yīng)該反映推薦的結(jié)果。在我們的案例中，我們能夠使用基于模型的結(jié)果準(zhǔn)確預(yù)測工藝變更的影響，并快速解決困難的工藝和技術(shù)開發(fā)問題。”

工具供應(yīng)商也在開發(fā)先進(jìn)的蝕刻工藝，以更緊密地集成生產(chǎn)線，并將曾經(jīng)的兩個掩模級工藝（兩個光刻步驟）轉(zhuǎn)變?yōu)橐粋€工藝，從而簡化工藝并降低成本。

Bézard說：“公司沒有對現(xiàn)有硬件進(jìn)行改造，使瑞士軍刀裝備更加精良，而是引入了針對特定應(yīng)用的技術(shù)，例如解決尖端問題的新系統(tǒng)?！?。其目的是使彼此面對的兩條線更緊密地結(jié)合在一起，目前需要先進(jìn)行線圖案化步驟，然后進(jìn)行切割掩模。“應(yīng)用材料公司和其他公司正在引入的是一種在水平方向上直接蝕刻的方法?！边@種工藝也可以擴大通孔。

納米片F(xiàn)ET的蝕刻步驟

納米片工藝流程中最關(guān)鍵的蝕刻步驟包括偽柵極蝕刻、各向異性柱蝕刻、各向同性間隔物蝕刻和溝道釋放步驟。[1] 通過硅和SiGe交替層的輪廓蝕刻是各向異性的，并且使用氟化化學(xué)。內(nèi)部間隔物蝕刻（壓痕）和溝道釋放步驟被優(yōu)化以去除硅損失極低的SiGe。

渠道發(fā)布步驟至關(guān)重要?！凹{米片的釋放要求極高的選擇性，”Bézard說?！按蠖鄶?shù)納米片都是硅，然后是硅鍺和硅。你有交替的層，你需要在不修改另一層的情況下去除一層。”一些出版物討論了進(jìn)行多步驟SiGe蝕刻，以減少單個蝕刻步驟對結(jié)構(gòu)產(chǎn)生的應(yīng)力。

該工藝的下一步是形成自對準(zhǔn)接觸?！霸谶@里，我們試圖做的基本上是蝕刻二氧化硅，而不是接觸或凹陷氮化硅。比方說，目前的規(guī)格是3毫米的凹陷，但人們要求零損失，”Bézard說?！霸谶@種情況下，我們甚至沒有使用選擇性這個詞。我們只是談?wù)撔輹?mdash;—以及零休會?！?img src="https://img.ruilang.cn/psmplasma.com/uploadfile/202310/79bf0e82b7d1cac.png" />
 

3D NAND

對于3D NAND閃存，層的數(shù)量繼續(xù)增長，未來需要采用多個堆疊層，最終形成堆疊設(shè)備的垂直串。Robert Clark說：“此外，隨著層數(shù)的增長，為了繼續(xù)增加比特密度，有很大的動力來縮放層的字線間距或垂直/Z間距。”，TEL技術(shù)人員和技術(shù)總監(jiān)的高級成員?！皬墓に嚱嵌葋砜?，蝕刻和沉積工藝需要不斷改進(jìn)，以適應(yīng)不斷擴大規(guī)模所需的越來越小的臨界尺寸下越來越高的縱橫比。”

克拉克描述了未來的變化。他說：“著眼于多層電荷陷阱器件的先進(jìn)節(jié)點，將需要對柵極堆疊進(jìn)行工程設(shè)計，以實現(xiàn)更短的柵極長度、每個單元更多的能級和提高編程效率，這可能是通過采用高k材料實現(xiàn)的。未來也可能需要更高導(dǎo)電率的溝道來取代多晶硅溝道。”。

3D NAND中最關(guān)鍵的蝕刻之一涉及通過多層氧化物-氮化物堆疊（200+層）深度蝕刻約100nm的孔，深度可達(dá)10µm。Imec的Bézard表示，這一蝕刻步驟特別昂貴。

“我們有一種物理現(xiàn)象，稱為差分充電效應(yīng)，”他說?！霸诘入x子體中，我們有電子、離子和中性物種來簡化很多。電子向各個方向移動，但離子垂直于表面加速。所以空穴底部有正電荷，頂部有負(fù)電荷，你會得到一個試圖排斥入射離子的電場。”

因此，需要高功率電平來完全蝕刻溝槽。他說：“我們正努力在不產(chǎn)生電弧的情況下維持30至50千瓦的功率，因此卡盤必須經(jīng)過非常好的拋光和制造?！薄?/p>

深蝕刻也會產(chǎn)生需要最小化的應(yīng)力，特別是因為多層NAND制造隨后需要晶片薄化、精確對準(zhǔn)和與下一層的混合結(jié)合。

 

其他流程

并非所有芯片制造商都生產(chǎn)需要EUV光刻的尖端芯片。許多晶圓廠正在擴展其193nm光刻和蝕刻工藝。

布魯爾科學(xué)公司半導(dǎo)體產(chǎn)品多元化主管Brian Wilbur表示：“我們最近開始推出一種高溫SOC材料，它擴展了其圖案化能力，可以承受更高的溫度，無論是用作CVD層的底層還是掩模。”。

用于最緊金屬線的BEOL預(yù)計將經(jīng)歷從雙鑲嵌集成方案到除銅以外的互連的減法沉積和蝕刻的戲劇性轉(zhuǎn)變。在這里，釕和鉬這兩種金屬已經(jīng)得到了最徹底的發(fā)展。他們有不同的優(yōu)勢。鉬在蝕刻過程中更容易氧化，使其與雙鑲嵌方案更兼容，而且價格低廉。釕是一種貴金屬，因此沒有同樣的腐蝕問題，但成本要高得多。

器件結(jié)構(gòu)也變得不能容忍邊緣放置誤差。TEL的Clark表示，將需要新的方案來實現(xiàn)從一層到另一層以及過孔和線路之間的自對準(zhǔn)。“第一個實現(xiàn)可能是用于DRAM中的掩埋字線，以及用于邏輯的小間距MOL金屬層，其中需要更高的熱穩(wěn)定性以及更低的電阻率或無襯金屬。”

下一代發(fā)展

從長遠(yuǎn)來看，理想情況下，該行業(yè)將過渡到熱預(yù)算較低的后端工藝（接近300°C而不是400°C），以便將設(shè)備集成到后端互連層中。

TEL的Clark表示：“該行業(yè)確實需要開始將設(shè)備構(gòu)建成更多的層。”?！斑@意味著我們需要在BEOL內(nèi)部以BEOL熱預(yù)算構(gòu)建內(nèi)存和邏輯設(shè)備?！?/p>

克拉克說，到目前為止，使用半導(dǎo)體氧化物制造的器件似乎很有前景，無論是將存儲器器件集成到邏輯BEOL流中，還是在DRAM中的存儲器陣列上構(gòu)建CMOS陣列。

另一個重大轉(zhuǎn)變涉及2D材料的集成，研究機構(gòu)和領(lǐng)先的芯片制造商已經(jīng)開始測試2D材料。正在考慮對二硫化鎢或二硫化鉬等材料進(jìn)行蝕刻處理。但由于這些薄膜只由一層單層材料組成，開發(fā)集成它們的晶圓制造工藝極具挑戰(zhàn)性。

可持續(xù)性

芯片制造商和材料供應(yīng)商正在尋求替代化學(xué)品來減少碳排放。在蝕刻中，罪魁禍?zhǔn)资蔷哂懈呷蜃兣瘽撃埽℅WP）的氟化氣體。

imec的Bézard說：“PFAS之所以有問題，是因為它的分子非常穩(wěn)定。”。“大氣中的光或化學(xué)反應(yīng)不足以分解它?！?/p>

他說，許多氧氣含量較高的替代氣體混合物更容易離解，全球升溫潛能值較低。“然而，任何候選人都必須拿出同樣好甚至更高的表現(xiàn)才能開始?！?/p>

但可持續(xù)性并不是一個特別的蝕刻或沉積挑戰(zhàn)。從光刻到封裝，這是一個全面的行業(yè)挑戰(zhàn)，新材料的影響會影響整個器件加工。